INDEX-1
INDEX
Numerics
16-bit
address size . . . . . . . . . . . . . . . . . . . . . . . . .3-4
operand size. . . . . . . . . . . . . . . . . . . . . . . . .3-4
32-bit
address size . . . . . . . . . . . . . . . . . . . . . . . . .3-4
operand size. . . . . . . . . . . . . . . . . . . . . . . . .3-4
A
AAA instruction. . . . . . . . . . . . . . . . . . . . . . . . .6-28
AAD instruction . . . . . . . . . . . . . . . . . . . . . . . .6-28
AAM instruction . . . . . . . . . . . . . . . . . . . . . . . .6-28
AAS instruction. . . . . . . . . . . . . . . . . . . . . . . . .6-28
AC (alignment check) flag, EFLAGS register. .3-13
Access rights, segment descriptor. . . . . .4-9
,
4-13
ADC instruction . . . . . . . . . . . . . . . . . . . . . . . .6-26
ADD instruction . . . . . . . . . . . . . . . . . . . . . . . .6-26
Address size attribute
code segment. . . . . . . . . . . . . . . . . . . . . . .3-14
description of . . . . . . . . . . . . . . . . . . . . . . .3-14
of stack. . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-3
Address sizes. . . . . . . . . . . . . . . . . . . . . . . . . . .3-4
Addressing modes
assembler. . . . . . . . . . . . . . . . . . . . . . . . . .5-10
base . . . . . . . . . . . . . . . . . . . . . . . . . .5-9
,
5-10
base plus displacement . . . . . . . . . . . . . . .5-10
base plus index plus displacement. . . . . . .5-10
base plus index time scale plus
displacement. . . . . . . . . . . . . . . . . . . . .5-10
displacement. . . . . . . . . . . . . . . . . . . . . . . . .5-9
effective address. . . . . . . . . . . . . . . . . . . . . .5-9
immediate operands. . . . . . . . . . . . . . . . . . .5-6
index. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-9
index times scale plus displacement . . . . .5-10
memory operands. . . . . . . . . . . . . . . . . . . . .5-7
register operands . . . . . . . . . . . . . . . . . . . . .5-7
scale factor. . . . . . . . . . . . . . . . . . . . . . . . . .5-9
specifying a segment selector . . . . . . . . . . .5-8
specifying an offset. . . . . . . . . . . . . . . . . . . .5-9
Addressing, segments . . . . . . . . . . . . . . . . . . . .1-7
Advanced programmable interrupt controller
(see APIC)
AF (adjust) flag, EFLAGS register . . . . . . . . . .3-12
AH register. . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-7
Alignment
of words, doublewords, and quadwords. . . .5-2
AND instruction . . . . . . . . . . . . . . . . . . . . . . . .6-29
APIC, presence of . . . . . . . . . . . . . . . . . . . . . .11-2
Arctangent, FPU operation. . . . . . . . . . . . . . . .7-38
Arithmetic instructions, FPU. . . . . . . . . . . . . . .7-46
Assembler, addressing modes. . . . . . . . . . . . .5-10
AX register. . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-7
B
B (default size) flag, segment descriptor .3-14
,
4-3
Base (operand addressing) . . . . . . . . . . .5-9
,
5-10
Basic execution environment . . . . . . . . . . . . . . 3-2
B-bit, FPU status word . . . . . . . . . . . . . . . . . . 7-15
BCD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5
BCD integers . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5
FPU encoding. . . . . . . . . . . . . . . . . . . . . . 7-29
packed. . . . . . . . . . . . . . . . . . . . . . . . .5-5
,
6-28
relationship to status flags. . . . . . . . . . . . . 3-12
unpacked. . . . . . . . . . . . . . . . . . . . . . .5-5
,
6-28
BH register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-7
Bias value
numeric overflow. . . . . . . . . . . . . . . . . . . . 7-55
numeric underflow. . . . . . . . . . . . . . . . . . . 7-56
Biased exponent. . . . . . . . . . . . . . . . . . . . . . . . 7-5
Binary numbers . . . . . . . . . . . . . . . . . . . . . . . . 1-7
Binary-coded decimal (see BCD)
Bit fields . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5
Bit order . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5
BOUND instruction. . . . . . . . . . . .4-17
,
6-39
,
6-44
BOUND range exceeded exception (#BR). . . 4-18
BP register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-7
Branch prediction . . . . . . . . . . . . . . . . . . . . . . . 2-8
Branching, on FPU condition codes. . . .7-15
,
7-38
BSF instruction. . . . . . . . . . . . . . . . . . . . . . . . 6-34
BSR instruction. . . . . . . . . . . . . . . . . . . . . . . . 6-34
BSWAP instruction. . . . . . . . . . . . . . . . . .6-3
,
6-21
BT instruction . . . . . . . . . . . . . . . .3-10
,
3-12
,
6-34
BTC instruction. . . . . . . . . . . . . . .3-10
,
3-12
,
6-34
BTR instruction. . . . . . . . . . . . . . .3-10
,
3-12
,
6-34
BTS instruction. . . . . . . . . . . . . . .3-10
,
3-12
,
6-34
Bus interface unit . . . . . . . . . . . . . . . . . . . . . . . 2-9
BX register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-7
Byte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1
Byte order. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5
C
C1 flag, FPU status word . . 7-13
,
7-52
,
7-55
,
7-57
C2 flag, FPU status word . . . . . . . . . . . . . . . . 7-13
Call gate. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-8
CALL instruction. . .3-14
,
4-4
,
4-5
,
4-9
,
6-36
,
6-44
Calls (see Procedure calls)
CBW instruction . . . . . . . . . . . . . . . . . . . . . . . 6-26
CDQ instruction . . . . . . . . . . . . . . . . . . . . . . . 6-26
CF (carry) flag, EFLAGS register. . . . . . . . . . 3-12
CH register. . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-7
CLC instruction. . . . . . . . . . . . . . . . . . . .3-12
,
6-42
CLD instruction. . . . . . . . . . . . . . . . . . . .3-13
,
6-42
CLI instruction. . . . . . . . . . . . . . . . . . . . .6-43
,
10-4
CMC instruction . . . . . . . . . . . . . . . . . . .3-12
,
6-42
CMOVcc instructions . . . . . . . . . . . . . . . .6-2
,
6-20
