INDEX-5
INDEX
MMX instructions . . . . . . . . . . . . . . . . . . . . .8-5
processor identification instruction . . . . . . .6-45
repeating string operations. . . . . . . . . . . . .6-40
rotate instructions. . . . . . . . . . . . . . . . . . . .6-32
segment register instructions . . . . . . . . . . .6-43
shift instructions . . . . . . . . . . . . . . . . . . . . .6-29
software interrupt instructions. . . . . . . . . . .6-39
string operation instructions . . . . . . . . . . . .6-39
summary. . . . . . . . . . . . . . . . . . . . . . . . . . . .6-1
system instructions. . . . . . . . . . . . . . . . . . .6-16
test instruction. . . . . . . . . . . . . . . . . . . . . . .6-35
type conversion instructions. . . . . . . . . . . .6-25
INT instruction . . . . . . . . . . . . . . . . . . . .4-17
,
6-44
Integers . . . . . . . . . . . . . . . . . . . . . 5-3
,
6-26
,
6-27
Integer, FPU data type
description of . . . . . . . . . . . . . . . . . . . . . . .7-27
indefinite. . . . . . . . . . . . . . . . . . . . . . . . . . .7-28
Inter-privilege level call
description of . . . . . . . . . . . . . . . . . . . . . . . .4-8
operation. . . . . . . . . . . . . . . . . . . . . . . . . . .4-10
Inter-privilege level return
description of . . . . . . . . . . . . . . . . . . . . . . . .4-8
operation. . . . . . . . . . . . . . . . . . . . . . . . . . .4-10
Interrupt gate . . . . . . . . . . . . . . . . . . . . . . . . . .4-13
Interrupt handler. . . . . . . . . . . . . . . . . . . . . . . .4-11
Interrupt vector. . . . . . . . . . . . . . . . . . . . . . . . .4-12
Interrupts
description of . . . . . . . . . . . . . . . . . . . . . . .4-11
implicit call to an interrupt handler
procedure . . . . . . . . . . . . . . . . . . . . . . .4-13
implicit call to an interrupt handler task. . . .4-17
in real-address mode . . . . . . . . . . . . . . . . .4-17
maskable . . . . . . . . . . . . . . . . . . . . . . . . . .4-12
summary of. . . . . . . . . . . . . . . . . . . . . . . . .4-14
user-defined . . . . . . . . . . . . . . . . . . . . . . . .4-12
vector . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-12
INTn instruction . . . . . . . . . . . . . . . . . . . . . . . .6-39
INTO instruction. . . . . . . . . . . . . . 4-17
,
6-39
,
6-44
Invalid arithmetic operand exception (#IA), FPU
description of . . . . . . . . . . . . . . . . . . . . . . .7-52
masked response to. . . . . . . . . . . . . . . . . .7-53
Invalid operation exception . . . . . . . . . . . . . . .7-51
INVD instruction. . . . . . . . . . . . . . . . . . . . . . . . .6-3
INVLPG instruction. . . . . . . . . . . . . . . . . . . . . . .6-3
IOPL (I/O privilege level) field,
EFLAGS register . . . . . . . . . .3-13
,
10-4
IRET instruction3-14
,
4-16
,
4-17
,
6-36
,
6-44
,
10-5
I/O address space . . . . . . . . . . . . . . . . . . . . . .10-2
I/O instructions
overview of . . . . . . . . . . . . . . . . . . . .6-41
,
10-3
serialization. . . . . . . . . . . . . . . . . . . . . . . . .10-6
I/O map base . . . . . . . . . . . . . . . . . . . . . . . . . .10-5
I/O permission bit map. . . . . . . . . . . . . . . . . . .10-5
I/O ports
addressing . . . . . . . . . . . . . . . . . . . . . . . . .10-1
defined . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-1
hardware. . . . . . . . . . . . . . . . . . . . . . .9-7
,
10-1
memory-mapped I/O. . . . . . . . . . . . . . . . . .10-2
ordering. . . . . . . . . . . . . . . . . . . . . . . . . . . 10-6
protected mode I/O. . . . . . . . . . . . . . . . . . 10-4
I/O privilege level (see IOPL)
I/O sensitive instructions. . . . . . . . . . . . . . . . . 10-4
J
J-bit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-4
Jcc instructions. . . . . . . . . . . . . . .3-12
,
3-14
,
6-37
JMP instruction. . . . . . . . . . . . . . .3-14
,
6-35
,
6-44
L
L1 (level 1) cache. . . . . . . . . . . . . . . . . . . .2-7
,
2-9
L2 (level 2) cache. . . . . . . . . . . . . . . . . . . .2-7
,
2-9
LAHF instruction. . . . . . . . . . . . . . . . . . .3-10
,
6-42
Last instruction opcode, FPU. . . . . . . . . . . . . 7-21
LDS instruction. . . . . . . . . . . . . . . . . . . . . . . . 6-44
LEA instruction. . . . . . . . . . . . . . . . . . . . . . . . 6-44
LEAVE instruction. . . . . . . . . . . . .4-18
,
4-24
,
6-41
LES instruction. . . . . . . . . . . . . . . . . . . . . . . . 6-44
LGS instruction. . . . . . . . . . . . . . . . . . . . . . . . 6-44
Linear address . . . . . . . . . . . . . . . . . . . . . . . . . 3-2
Linear address space
defined . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-2
maximum size. . . . . . . . . . . . . . . . . . . . . . . 3-2
LOCK signal. . . . . . . . . . . . . . . . . . . . . . . . . . 6-21
LODS instruction . . . . . . . . . . . . . . . . . .3-13
,
6-40
Log epsilon, FPU operation . . . . . . . . . . . . . . 7-40
Log (base 2), FPU computation . . . . . . . . . . . 7-40
Logical address . . . . . . . . . . . . . . . . . . . . . . . . 3-3
LOOP instructions . . . . . . . . . . . . . . . . . . . . . 6-38
LOOPcc instructions. . . . . . . . . . . . . . . .3-12
,
6-38
LSS instruction. . . . . . . . . . . . . . . . . . . . . . . . 6-44
M
Maskable interrupts . . . . . . . . . . . . . . . . . . . . 4-12
Masked responses
to denormal operand exception. . . . . . . . . 7-54
to division-by-zero exception. . . . . . . . . . . 7-54
to FPU stack overflow or
underflow exception. . . . . . . . . . . . . . . 7-52
to inexact result (precision) exception. . . . 7-57
to invalid arithmetic operation. . . . . . . . . . 7-53
to numeric overflow exception. . . . . . . . . . 7-55
to numeric underflow exception . . . . . . . . 7-56
Masks, exception-flags, FPU control word. . . 7-17
Memory
order buffer . . . . . . . . . . . . . . . . . . . . . . . . 2-10
organization. . . . . . . . . . . . . . . . . . . . . .3-2
,
3-3
subsystem. . . . . . . . . . . . . . . . . . . . . . . . . . 2-9
Memory interface unit. . . . . . . . . . . . . . . . . . . . 2-9
Memory operands. . . . . . . . . . . . . . . . . . . . . . . 5-7
Memory-mapped I/O. . . . . . . . . . . . . . . .10-1
,
10-2
MESI (modified, exclusive, shared, invalid)
cache protocol . . . . . . . . . . . . . . . . . 2-9
